JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT
В JTAG мы знаем все!
«... Мы говорим JTAG, подразумеваем — ТЕСТ,
мы говорим ТЕСТ, подразумеваем — JTAG!»

Анализ тестопригодности схем (Design-For-Testability)

JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT

Проектирование тестопригодности схем при их разработке (Design-For-Testability, DFT) является ключевой и интегральной составляющей современного проектирования электронных схем и печатных плат. Ожидаемый уровень тестопригодности (в процентах покрытия тех или иных, заранее планируемых к тестированию, дефектов) обычно закладывается в технические требования новых разработок и подтверждается компьютерным моделированием тестопригодности еще до того, как начинается изготовление и монтаж печатных плат, узлов и систем. Правила тестопригодного проектирования (методы DFT) предполагают видоизменение топологии и/или связей между элементами схемы, или даже добавление дополнительных элементов (внутрисхемных или наружных), которые могут никак не быть связаны с функционированием схемы и предназначены только лишь для обеспечения ее тестируемости.

Методы DFT могут иметь отношение к обеспечению структурного или функционального тестирования схемы печатной платы, к размещению элементов на печатных платах и их механическим характеристикам, к документации производства и отладки плат и сопутствующему программному обеспечению.

Схема печатной платы называется тестопригодной, если ее структура, топология и применяемые в ней элементы позволяют выполнять для нее генерацию тестов, проводить оценку уровня покрытия дефектов получаемыми тестами и выполнять собственно тестирование печатной платы на разных этапах ее эксплуатации. Уровень покрытия дефектов в схеме с хорошим уровнем тестопригодности выше, возможности их локализации лучше, время тестирования меньше, а качество тестируемой печатной платы выше. Схема может, разумеется, оказаться тестопригодной и сама по себе, но это относится только к сравнительно простым случаям.

Тестопригодность мало-мальски сложных схем следует планировать на этапе их проектирования, принимая в расчет множество факторов, зачастую не имеющих прямого отношения к функциональным особенностям схем, и поэтому плохо знакомых или вовсе неизвестных разработчикам схем.

Компания JTAG.TECT является одной из ведущих аутсорсинговых компаний, специализирующихся в анализе тестопригодности разрабатываемых электронных схем, узлов и систем. Детальные отчеты по ожидаемому уровню тестопригодности, которые получают наши заказчики на ранних этапах проектирования схем, и рекомендации по улучшению этого уровня, позволяют нашим заказчикам обеспечивать высокое качество выпускаемых ими изделий при оптимальных затратах на производство и отладку.

Для оценки возможности разработки программ JTAG-тестирования для Ваших плат и уровня их тестопригодности нам необходимо получить от Вас электронной почтой следующие материалы:

  • cхему предполагаемой для тестирования печатной платы в формате PDF;
  • список всех цепей схемы (netlist) в любом формате;
  • список всех элементов схемы в любом формате.

Эти данные позволят нам не только оценить тестопригодность Вашей схемы, но и оперативно предоставить Вам предварительные детальные оценки достижимого уровня JTAG-тестового покрытия для Ваших плат, и дать Вам рекомендации по увеличению уровня тестового покрытия.

Сводная ведомость JTAG-тестового покрытия схемы (пример)


English

NEWS-рассылка


Скачать БЕСПЛАТНО
JTAG-систему onTAP
на 30 дней!

Отзывы о нас

Новости JTAG-Библиотеки

22.04.2013 г.
Мы рады информировать наших друзей,
что исправленная редакция монографии д-ра Ами Городецкого
«ВВЕДЕНИЕ В ТЕХНОЛОГИИ JTAG И DFT. ТЕСТИРОВАНИЕ В ТЕХНОЛОГИЯХ ГРАНИЧНОГО СКАНИРОВАНИЯ И ТЕСТОПРИГОДНОЕ ПРОЕКТИРОВАНИЕ»
вышла в издательстве PALMARIUM ACADEMIC PUBLISHING, GERMANY. Книгу можно приобрести здесь.
Или — через наш сайт, с небольшой скидкой.
Пишите на info@jtag-test.ru
07.05.2012 г.
Мы с удовольствием сообщаем нашим читателям и подписчикам, что в немецком академическом издательстве Palmarium в Саарбрюккене, Германия, вышла в свет монография д-ра Ами Городецкого «Введение в технологии JTAG и DFT. Тестирование в технологиях граничного сканирования и тестопригодное проектирование», 2012, Palmarium Academic Publishing, Germany, ISBN 978-3-8473-9324-5.

Новости JTAG.ТЕСТ

08.08.2013 г.
Выложена для скачивания обновленная версия (4965) бесплатного графического поисковика Test Fault Locator.
07.08.2013 г.
Выложена для скачивания обновленная версия (4942) бесплатного графического поисковика Test Fault Locator.
22.04.2013 г.
К сайту подключена новая страница с описанием нашего нового программного продукта Test Fault Locator.
08.07.2012 г.
К сайту подключена новая страница с описанием нашего нового программно-аппаратного продукта JTAG Overseer

Пресс-релизы

Разработан, произведен и полностью доступен новый аппаратный модуль JEMIO-LVDS — эффективное дополнение к модулю JEMIO. В полной конфигурации модуль JEMIO-LVDS обеспечивает 36 LVDS-входных каналов и 36 LVDS-выходных каналов, плюс 2 TTL I/O канала и может быть соответственно конфигурирован по желанию пользователя. Подробности см. здесь.
Разработан, произведен и полностью доступен новейший модуль для кластерного JTAG-тестирования цепей miniPCI. В полной конфигурации модуль JEM_MiniPCI-T III обеспечивает тестирование 83-х PCI и резервных каналов, 33-х линий земли и питания, а также нескольких конфигурируемых петлевых соединений. Подробности см. здесь.
Разработан, произведен и полностью доступен новейший модуль для тестирования памяти типа UDIMM (DDR3 Unbuffered DIMM). Примеры модулей памяти DDR3 — MT18JSF25672AZ — 2GB, MT18JSF51272AZ — 4GB. Подробности — см. здесь.


 

Карта сайта | О нас | Услуги | Софт & хард | JTAG-Библиотека | Партнеры и заказчики | Поддержка | onTAP | Контакты | Монография
Написать вебмастеру
© JTAG.ТЕСТ, 2009.
Все права защищены.