JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT
В JTAG мы знаем все!
«... Мы говорим JTAG, подразумеваем — ТЕСТ,
мы говорим ТЕСТ, подразумеваем — JTAG!»

Тестирование файлов BSDL

JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT

Разработчики микросхем, снабженных структурами граничного сканирования (JTAG), получают файлы BSDL для своих микросхем как один из результатов процесса автоматизированного синтеза аппаратной структуры микросхем вообще и структуры JTAG — в частности. Как правило, файлы BSDL находятся в свободном доступе через интернет, хотя бывают и досадные исключения. Файлы BSDL, наряду с описанием связей между элементами схемы (netlist), являются одними из немногих входных файлов, необходимых для всех автоматизированных систем генерации тестов JTAG.

Файлы BSDL, будучи описаниями структур JTAG соответствующих микросхем, также нуждаются в тестировании. В большинстве случаев их тестирование — забота изготовителей микросхем, хотя иногда это приходится делать и разработчикам схемотехники, желающим быть уверенными в том, что используемые ими файлы BSDL адекватно описывают структуру JTAG данной микросхемы.

Физический уровень тестирования файлов BSDL предназначен для проверки соответствия содержащихся в них описаний действительной полупроводниковой структуре JTAG данной микросхемы.

Компания JTAG.TECT специализируется на тестировании и верификации файлов BSDL для микросхем СБИС, SOC, ASIC и других на синтаксическом, семантическом и физическом уровнях. В процессе физического тестирования файлов BSDL выполняются следующие типовые тестовые этапы:

  • Тестирование содержимого регистра идентификации (РИ) и команды IDCODE
  • Тестирование функции Capture-IR и длины регистра команд (РК)
  • Тестирование длины регистра граничного сканирования (РГС)
  • Тестирование функции регистра обхода (РО)
  • Тестирование функции сброса /TRST
  • Тестирование максимального значения частоты синхросигналов ТСК
  • Тестирование выполнения команд PRELOAD/EXTESTдля каждого контакта ввода-вывода микросхем в соответствии с описанием их функций JTAG в файле BSDL
  • Выполнение теста инфраструктуры на большинстве известных в мире системных JTAG-платформ:

При обнаружении неточностей или ошибок в файлах BSDL в них вносятся исправления и тестирование ИС выполняется снова.

Кроме того, выполняются следующие тесты для каждого контакта ИС:

  • тестирование встроенных в ИС резисторов pull-up/pull-down для каждого контакта;
  • тестирование допусков напряжений для каждого контакта, т.е. зависимости между допустимым интервалом напряжений, объявленным разработчиком или изготовителем ИС, и действительным JTAG-функционированием каждого из контактов ИС.
BSDL_Validation

English

NEWS-рассылка

АБОНЕМЕНТ JTAG-УНИВЕРСИТЕТА


Скачать БЕСПЛАТНО
JTAG-систему onTAP
на 30 дней!

Отзывы о нас

Новости JTAG-Университета

Новости JTAG.ТЕСТ

Пресс-релизы

Разработан, произведен и полностью доступен новейший модуль для тестирования памяти типа UDIMM (DDR3 Unbuffered DIMM). Примеры модулей памяти DDR3 — MT18JSF25672AZ — 2GB, MT18JSF51272AZ — 4GB. Подробности — см. на www.jtag-test.ru/SoftAndHard/SODIMM.php.
Началась подготовка к 10-му юбилейному симпозиуму EWDTS, который пройдет в Харькове.
EWDTS


 

Карта сайта | О нас | Услуги | Софт & хард | JTAG-Университет | Партнеры и заказчики | Поддержка | JTAG-форум | Контакты | Монография
Написать вебмастеру
© JTAG.ТЕСТ, 2009.
Все права защищены.